（6/99）汽车电子--OrCAD/Allegro

用FY的例子先实现流程。再用我的电阻分压电路实现流程。再新建元器件实现实现流程。最后实战项目。需要背诵记忆单词这软件汉化太少。原理图OrCAD操作如AD1、调用或新画原理图。file-schematic,weizhi新建工程会自动新建原理图反之不会。画好电路图R旋转H翻转W拉线N网络标号P放元件T放文本最常用库DiscreteConnectoramplifiera、打开PCBbrd文件需要从软件中打开b、打开工程opjc、打开原理图DSNd、打开库olbe、打开网表netf、.dat是网表文件2、填封装。DSN编辑原理图对象属性把PCB Print项中每个器件填完只能一个一个填。(YF应该是库)3、设计规则检查。tool-design rules check生成一个检查表DRC要求no error。可能明显错误不报错4、创建网络。第1方allegro自己用第3方画图软件都可以用toolcreate netlistpcb editor第1方直接输出。格式检查有问题会报错但设计规则检查最准。other第3方combined property string选{PCB Footprint}formatters选ortelesis.dll生成文件allegro导给allegro用5、导出bom。tools-report,PCB中也是tools和AD区别填封装、创建网表导出。PCB-ellegro(操作和AD相反)1、封装的分解。封装画好是.dra格式需要生成.psm/.txt的pad二个文件软件才能识别2、3个位置添加封装库。第1方和第3方都做好。添加封装1个封装需全选生成3种文件设置-用户偏好设置-paths-library-devpath3方/padpath1方/psmpath1方-复制文件夹路径都用candence可不指定3方网表。3、新建PCB文件。file-board, options视图板框层新画板框-矩形/线。View查看菜单所有的视图4、导入网表。文件-inputlogiccadence1方design entry cis(capture) / other3方-ignore FIXED property-注意一定是最下面文件夹路径此处有坑软件进不去文件夹5、放置器件。place-手动/快速放置有问题会提示错误6、检查状态。显示-status查看状态全部绿色为正常可现实多少器件没放置好7、关闭飞线。网格8、设置2个软件交互点亮。原理图设置好options-preferences-miscell-intertool communication保证二个软件网表一致。抓取原理图器件则可抓取PCB器件。9、开始布局再布线再敷铜。旋转MOVE-鼠标右键任意角度 /edit-旋转。删除先选择指令再删除 / 选中线CTRLD / 像AD一样多选。F3布线F6取消走圆弧线 / 钝角线默认mil当然可以设置双单位测距desplay-measure10、随时检查状态。为0绿色就是好。显示-状态。11、导出gerber、bom。和AD区别封装分解指定3个位置封装库导入网表检查放器件检查状态完好。更广泛的法国大使馆发